Инженер-стажер (RTL development intern)

от 30 000 руб. на руки

Требуемый опыт работы: не требуется

Стажировка, гибкий график

Позиция для студентов старших курсов, выпускников и аспирантов, имеющих базовый опыт разработки RTL на Verilog.

Важно: Для рассмотрения Вашей кандидатуры на данную позицию необходимо выполнить тестовое задание (можно найти на сайте нашей компании в секции Careers). При выполнении можно консультироваться по электронной почте.

В качестве альтернативы готовы рассмотреть другие примеры Вашего кода на verilog (пример должен быть законченным, включая testbench, и собираться/симулироваться).

Обязанности:

  • Участие в разработке и верификации сложных IP модулей под руководством ментора/старшего инженера.

Минимальные требования:

  • Практический опыт разработки RTL (ASIC/FPGA);
  • Уверенный пользователь RTL симулятора (any vendor);
  • Хорошее знание Verilog/SystemVerilog;

Дополнительным преимуществом будет:

  • Владение скриптовыми языками (perl/tcl/shell), make;
  • Опыт работы с системами контроля версий.
  • Опыт программирования на С/ASM;
  • Знакомство с архитектурой и набором команд хотя бы одного современного процессора;
  • Уверенное знание Linux на уровне пользователя;
  • Знание английского языка на уровне чтения технической документации.

Условия:

  • Оформление по ТК РФ;
  • Гибкий рабочий график, возможна частичная занятость;
  • Интересная и перспективная работа;
  • Оплачиваемый отпуск и больничный;
  • Быстрый профессиональный рост;
  • Возможность публикаций и поездок на конференции.

 Доступно соискателям с инвалидностью 

Ключевые навыки

verilog
fpga
RTL

Контактная информация

Дарья

+7 (911) 2803562

hr@syntacore.com

Вакансия опубликована 20 октября 2019 в Санкт-Петербурге

Смотреть отклик
Написать сопроводительное письмоПисьмо отправлено

Сопроводительное письмо к отклику

Похожие вакансии